3、本发明还设置了电荷存储层,电荷存储层结合第二屏蔽电极结构能更好的防止集电区注入的少子进入到沟道区域中,从而能降低降低器件的饱和压降。附图说明下面结合附图和具体实施方式对本发明作进一步详细的说明:图1是本发明实施例一实施例igbt器件的结构示意图;图2是本发明实施例第二实施例igbt器件的结构示意图;图3a-图3g是本发明一实施例方法各步骤中器件的结构示意图。具体实施方式本发明实施例一实施例igbt器件:如图1所示,是本发明实施例一实施例igbt器件的结构示意图,本发明一实施例igbt器件包括:漂移区1,由形成于半导体衬底(未显示)表面的一导电类型轻掺杂区组成。本发明实施例一实施例中,所述半导体衬底为硅衬底;在所述硅衬底表面形成有硅外延层,所述漂移区1直接由一导电类型轻掺杂的所述硅外延层组成,所述阱区2形成于所述漂移区1表面的所述硅外延层中。第二导电类型掺杂的阱区2,形成于所述漂移区1表面。在所述漂移区1的底部表面形成有由第二导电类重掺杂区组成的集电区9。电荷存储层14,所述电荷存储层14形成于所述漂移区1的顶部区域且位于所述漂移区1和所述阱区2交界面的底部,所述电荷存储层14具有一导电类重掺杂。
脉冲的幅值与栅驱动电路阻抗和dV/dt的实际数值有直接关系。IGBT本身的设计对减小C和C的比例非常重要,它可因此减小dV/dt感生电压幅值。如果dV/dt感生电压峰值超过IGBT的阀值,Q1产生集电极电流并产生很大的损耗,因为此时集电极到发射极的电压很高。为了减小dV/dt感生电流和防止器件开通,可采取以下措施:关断时采用栅极负偏置,可防止电压峰值超过V,但问题是驱动电路会更复杂。减小IGBT的CGC寄生电容和多晶硅电阻Rg’。减小本征JFET的影响图3给出了为反向偏置关断而设计的典型IGBT电容曲线。CRES曲线(及其他曲线)表明一个特性,电容一直保持在较高水平,直到V接近15V,然后才下降到较低值。如果减小或消除这种“高原”(plateau)特性,C的实际值就可以进一步减小。这种现象是由IGBT内部的本征JFET引起的。如果JFET的影响可小化,C和C可随着VCE的提高而很快下降。这可能减小实际的CRES,即减小dV/dt感生开通对IGBT的影响。图3需负偏置关断的典型IGBT的寄生电容与V的关系。IRGP30B120KD-E是一个备较小C和经改良JFET的典型IGBT。这是一个1200V,30ANPTIGBT。它是一个Co-Pack器件,与一个反并联超快软恢复二极管共同配置于TO-247封装。设计人员可减小多晶体栅极宽度。
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